组成原理论文

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1、计算机组成原理与汇编语言课程设计说明书 题目： 直接逻辑运算流程 学院（系）： 专业班级： 学 号： 学生姓名： 指导教师： 教师职称： 起止时间： （论文）任务书院（系）：电子与信息工程学院 教研室： 学 号学生姓名专业班级设计题目直接逻辑运算流程设计技术参数1 TEC-4计算机组成原理实验系统2 双踪示波器3 直流万用表4 逻辑测试笔课设要求1. 上机前预先把所有的源程序编写好。2. 上机时不得迟到，不得缺席，爱护设备，认真调试程序。3. 仔细查阅相关资料，认真完成思考题。4. 按要求书写设计任务书，并按要求按版打印，不得雷同。工作量一周工作计划周一听取教师布置设计的任务及要求。周二学生查

2、阅相关资料，进行数据库设计。周三至周五：详细设计与界面设计。周一至周四程序设计与上机，调试源程序。周五书写课程设计任务书。指导教师评语成绩： 指导教师签字： 年 月 日说明：此表一式四份，学生、指导教师、教研室、系部各一份。可加附页。目录第一章 课程设计简介1第二章 数据通路设计32.1运算器ALU32.2存储器32.3控制存储器52.4数据通路总体图62.5综合设计8第三章 测试与调试9第四章 总结10参考文献：11第一章 课程设计简介课程设计题目：直接逻辑运算流程目的：1、 将组成原理中的运算器设计与储存器设计相结合，组成一台模型计算机；2、 用手动方法控制模型及数据通路；3、 通过CPU

3、进行加法、减法、乘法、逻辑运算、直通等运算，牢固建立计算机的整机概念；4、 进一步熟悉计算机的数据通路；掌握数字逻辑电路中故障的一般规律，以及排除故障的一般原则和方法；5、 锻炼分析问题与解决问题的能力，在出现故障的情况下，独立分析故障现象，并排除故障。原理： 本次课程设计可以使用计算机组成原理实验中的电路，包括运算器、存储器、通用寄存器堆等，将几个模板组合成为一台简单计算机。 在本次课程设计中，实验者本身作为“控制器”，完成数据通路的控制。CPU从内存取出操作数一条到相应运算执行结束的一个机器指令周期，是由实验者本身完成的。设备：1) TEC-4计算机组成原理试验系统一台2) 双踪示波器一台

4、3) 只留万能表一只4) 逻辑测试笔一支课程设计任务:1 将课程设计所涉及的电路与控制台的有关信号进行线路连接。2 用8位数据开关向RF中的四个通用寄存器分别置入以下数据：RO=OFH,R1=OFOH,R2=55H,R3=0AAH.给R0置入0FH的步骤是：先用8位数码开关sw0sw7将0FH置入ER，并且选择WR1=0、WR0=0、WRD=1，再将ER的数据置入RF。给其他的通用寄存器置入数据的步骤与此类似。3 分别将R0至R3中的数据同时读入到DR2寄存器中和DBUS上，观察其数据是否是存入R0至R3中的数据，并记录数据。其中DBUS上的数据可直接用指示灯显示，DR2中的数据可通过运算器A

5、LU,用直通方式将其送往DBUS。4 用8位数码开关SW0-SW7向AR1送入一个地址0FH，然后将R0中的0FH写入双端口RAM。同样的方法，依次将R1至R3中额数据写入R0，55H、0AAH单元。5 分别将RAM中0AAH单元数据写入R0，55H单元的数据写入R1，0F0H单元写入R2,0FH单元写入R3。然后将R3、R2、R1、R0中的数据读出到DBUS上，通过只是灯验证读出的数据是否正确，并记录数据。6 进行RF并行输入输出试验。选择RS端口（B端口）对应R0,RD端口（A端口）对应R1，WR端口对应R2，并使WRD=1,观察并行输入输出的结果。选择RS端口对应R2，验证刚才的写入是否

6、生效。记录数据。保持RS端口（B端口）和WR端口同事对应R2，WRD=1，而ER中置入新的数据，观察并行输入输出结果，RS端口输出的是旧的还是新的数据？7 在数据传送过程中，发现了什么故障？如何克服？要求：1) 上机前预先把所有的源程序编写好。2) 上机时不得迟到，不得缺席，爱护设备，认真调试程序。3) 仔细查阅相关资料，认真完成思考题。4) 按要求书写设计任务书，并按要求按版打印，不得雷同。第二章 数据通路设计2.1运算器ALU1运算器介绍运算器ALU由一片ispLSI1024（U47）组成，在选择端S2，S1，S0控制下，对数据A和B进行加、减、与、直通、乘五种运算，功能如下：表1 运算器

7、功能表选择操作S1S2S3000A&B001A&A(直通)010A+B011A-B100A（低4位）×B（低4位） 进位C只在加法运算和减法运算时产生。加法运算中，C表示进位；减运算中，C代表错位。加、减运算产生的进位（借位），在T4的上升沿送入C寄存器保存。与、乘、直通操作不影响进位C的状态，即进位C保持不变 当ALU_BUS=1时，运算结果送往数据总线。加、减运算产生的进位（借位）与控制台的指示灯相连 2.DR1和DR2DR1和DR2是运算操作数寄存器，DR1和ALU的B数据口相连，DR2和ALU的A数据口相连。DR1和DR2各由2片74HC298（U23，U24

8、，U21，U22）组成。U23是DR1的低4位，U24是DR1的高4位；U21是DR2的低4位，U22是DR2的高4位。当M10且LDDR11时，在T3的下降沿，DR1接收来自寄存器堆B端口的数据；当M11且LDDR11时，在T3的下降沿，DR1接收来自数据总线DBUS的数据。当M20且LDDR21时，在T3的下降沿，DR2接收来自寄存器堆A端口的数据；当M21且LDDR21时，在T3的下降沿，DR2接收来自数据总线DBUS的数据。2.2存储器1.双端口存储器RAM双端口存储器由一片IDT7132（U36）及少量附加控制电路组成。IDT7132是2048字节的双端口静态随机存储器，本机实际使用

9、256字节。IDT7132两个端口可同时进行读、写操作。在本机中，左端口的数据连线数据总线DBUS，可进行读、写操作，右端口数据和指令总线INS连接，输出到指令寄存器IR，作为只读端口使用。存储器IDT7132有6个控制引脚：CEL，LRW，OEL，CER，RRW，OER。CEL，LRW，OEL控制左端口读、写操作；CER，RRW，OER控制右端口读、写操作。CEL为左端口选择引脚，低有效，为高时禁止左端口操作；LRW为高时，左端口进行读操作，LRW为低时，左端口进行写操作；OER为低时，将左端口读出的数据放到数据总线DBUS上。CER，RRW，OER控制右端口读、写操作的方式与CEL，LRW

10、，OER控制左端口读、写操作的方式类似，不过右端口读出的数据放到指令总线上而不是数据总线上。本机设计中，OER已固定接地，RRW固定接高电平，CER由CER反相产生。当CER1时，右端口读出数据，并放到指令总线INS上；当CER0时，禁止右端口操作。左端口的OEL由LRW经反相产生，不需单独控制。当CEL0且LRW1时，左端口进行读操作；当CER0且LRW0时，在T3的上升沿开始进行写操作，将数据总线上的数据写入存储器。2.地址寄存器AR1和AR2地址寄存器AR1（U37）和AR2（U27，U28）提供双端口存储器的地址。AR1是1片GAL22V10，具有加1功能，提供双端口存储器左端口的地址

11、。AR1从数据总线DBUS接收数据。AR1的控制信号是LDAR1和AR1-INC。当AR1-INC1时，在T4的上升沿，AR1的值加1；当LDAR11时，在T4的上升沿，将数据总线DBUS的数据打入地址寄存器AR1。AR2由2片74HC298组成，有两个数据输入端，一个来自程序计数器PC，另一个来自数据总线DBUS。AR2的控制信号是LDAR2和M3。M3选择数据来源，当M31时，选中数据总线DBUS；当M30时，选中程序计数器PC。LDAR2控制何时接收地址，当LDAR1时，在T2的下降沿将选中的数据源上的数据打入AR2。3.指令寄存器IR指令寄存器IR是1片74HC374（U20）。它的数