第12章时序逻辑电路

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1、第第12章章 触发器及触发器及时序时序逻辑电路逻辑电路12.1 触发器触发器12.1.1 触发器概述触发器概述1触发器的概念触发器由逻辑门加反馈电路组成，能够存储和记忆位二进制数。触发器电路有两个互补的输出端。（1）触发器具有两个能自保持的稳定状态。（2）在外加输入信号触发时，触发器可以从一种稳定状态翻转成另一种状态。2触发器的类别按照逻辑功能的不同，触发器分为RS触发器、JK触发器、D触发器、T 和 触发器。按触发方式不同，触发器可分为电平触发器、边沿触发器和主从触发器等。按照电路结构形式的不同，触发器分为基本触发器和时钟触发器。按照构成的元件不同，分为 TTL触发器和 CMOS 触发器。触

2、发器的逻辑功能用特性表、激励表（又称驱动表）、特性方程、状态转换图和波形图（又称时序图）来描述。12.1.2基本基本RS触发器触发器1基本RS触发器电路结构 由两个与非门交叉耦合反馈构成基本RS触发器，图为它的逻辑图和逻辑符号。2逻辑功能3特性表触发器次态Qn+1与输入信号和电路原有状态（现态Qn）之间关系的真值表，称为特性表。根据基RS触发器的逻辑功能可用特性表来表示。4特性方程可画出基本RS触发器Qn+1的卡诺图12.1.3同步RS触发器1电路组成同步RS触发器是在基本RS触发器的基础上增加了两个由时钟脉冲CP控制的门电路G3、G4后组成。2逻辑功能当CP=0时，G3、G4被封锁，都输出1

3、，这时，不管R端和S端的信号如何变化，触发器的状态保持不变。3特性方程根据表11-2可画出同步RS触发器Qn+1的卡诺图由该图可得同步RS触发器的在时的特性方程为4状态转换图12.2 JK触发器12.2.1 12.2.1 同步同步JKJK触发器触发器1电路结构克服同步RS触发器在R=S=1时出现不定状态的另一种方法是将触发器输出端Q和 的状态反馈到输入端。2逻辑功能当CP=0时，G3、G4被封锁，都输出为1，触发器保持原状态不变。当CP=1时，G3、G4解除封锁，输入J、K端的信号可控制触发器的状态。（1）当J=K=0时，G3和G4都输出1，触发器保持原状态不变，（3）当J=0、K=1时，用同

4、样的方法分析可知，在CP脉冲由0变为1后，触发器翻到0状态，即翻转到和J相同的0状态。（4）当J=K=1时，在CP由0变1后，触发器的状态由Q和 端的反馈信号决定。Q3特性方程nnnQKQJQ15状态转换图根据表11-4可画出图所示的状态转换图4驱动表根据表11-3可列出在CP=1时同步JK触发器的驱动表，如表11-4所示。12.2.2 边沿JK触发器边沿触发器只能在时钟脉冲 CP 上升沿 (或下降沿 )时刻接收输入信号，电路状态只能在 CP 上升沿(或下降沿 )时刻翻转。防止了空翻现象。1逻辑功能图所示为边沿JK触发器的逻辑符号，J、K为信号输入端，框内“”左边加小圆圈“”表示逻辑非的动态输

5、入，它实际上表示用时钟脉冲CP的下降沿触发。边沿JK触发器的逻辑功能和前面讨论的同步JK触发器的功能相同，因此，它的特性表、驱动表和特性方程也相同。边沿JK触发器只有在CP脉冲下降沿到达时才有效，它的特征方程如下：nnnQKQJQ1【例】如图所示为下降沿出发边沿JK触发器 CP、J、K 端的输入电压波形，试画出输出 Q 端的电压波形。设触发器的初始状态为 Q = 0 。解：第一个时钟脉冲CP下降沿到达时，触发器由0状态翻转到1状态。第二个时钟脉冲CP下降沿到达时，触发器由1状态翻转到0状态。第三个时钟脉冲CP下降沿到达时，触发器保持原来的0状态不变。第四个时钟脉冲CP下降沿到达时，触发器由0状

6、态翻转到1状态。第五个时钟脉冲CP下降沿到达时，触发器由1状态翻转到0状态。12.2.3 集成JK触发器集成JK触发器常用的芯片有74LS112和CC4027，74LS112属TTL电路，是下降边沿触发的双JK触发器，CC4027属CMOS电路，是上升边沿触发的双JK触发器。74LS112和CC4027引脚排列如图所示。74LS112双JK触发器每个集成芯片包含两个具有复位、置位端的下降沿触发的JK触发器，逻辑符号如图所示。12.3 D触发器触发器12.3.112.3.1同步同步D D触发器触发器1电路组成为了避免同步RS触发器同时出现R和S都为1的情况，可在R和S之间接入非门G5，如图11-

7、15 a)所示，这种单端输入的触发器称为D触发器，图11-15 b)为逻辑符号，D为信号输入端。2逻辑功能3特性方程DQn1卡诺图12.3.2 边沿边沿D触发器触发器同步触发器在 CP = 1 期间接收输入信号，如输入信号在此期间发生多次变化，其输出状态也会随之发生翻转，即出现了触发器的空翻。如图所示。DQn1【例】如图11-20所示为维持阻塞 D 触发器的时钟脉冲 CP 和 D 端输入的电压波形，试画出触发器输出 Q 和 Q 的波形。设触发器的初始状态为 Q = 0。解：第1个时钟脉冲CP上升沿到达时，D端输入信号为1，所以触发器由0翻转到1态。而在CP=1期间仍保持1状态。第2个时钟脉冲C

8、P上升沿到达时，D端输入信号为,0，触发器由,1翻转到0态。根据以上分析可画出输出端Q的波形，输出端维持阻塞D触发器1）维持阻塞D触发器是用时钟脉冲CP上升沿触发的，也就是说，只有在CP上升沿到达时，电路才会接收D端的输入信号而改变状态，而在CP为其它值时，不管D端输入为0还是为1，触发器的状态不会改变。2）在一个时钟脉冲CP作用时间内，只有一个上升沿，电路状态最多只改变一次，因此，它没有空翻问题。12.3.3 .集成集成D触发器触发器常用的D触发器有74LS74、CC4013等，74LS74为TTL集成边沿D触发器，CC4013为CMOS集成边沿D触发器，图为它们引脚排列图。12.3.4 T

9、触发器和触发器和 触发器触发器T触发器是指根据T的输入信号不同，在时钟脉冲CP的作用下具有翻转和保持功能的电路，它的逻辑符号如图所示。 触发器则是指每输入一个时钟脉冲CP，状态变化一次的电路，它实际上是T触发器的翻转功能。TT1由JK触发器构成T触发器将JK触发器的J和K相连作为T的输入端便构成T触发器，电路如图a)所示。将T代入JK触发器特性方程中的J和K便得到了T触发器的特性方程nnnQTQTQ1nnQQ13D触发器构成T触发器nnnnQTQTQTDQ1根据式可画出由D触发器构成的T触发器12.4 计数器计数器用以统计输入计数脉冲CP个数的电路，称作计数器。计数器种类按是否同时翻转分为同步

10、计数器和异步计数器；按照计数顺序的增、减，分为加计数器、减计数器，计数顺序可增、可减称为可逆计数器；按计数进制分为二进制计数器、十进制计数器、任意进制计数器。12.4.1 二进制计数器1异步二进制计数器 异步计数器各触发器的状态转换与时钟脉冲是异步工作的，即当脉冲到来时，各触发器的状态不是同时翻转，而是从低位到高位依次改变状态。图所示为由JK触发器组成的4位异步二进制加法计数器的逻辑图。图中JK触发器都接成 触发器，用计数脉冲CP的下降沿触发。设计数器的初始状态为Q3Q2Q1Q0=0000，当输入第一个计数脉冲CP时，第一位触发器FF0由0状态翻到1状态，Q0端输出正跃变，FF1不翻转，保持0

11、状态不变。Q3Q2Q1Q0=0001。当输入第二个计数脉冲CP时，FF0由1状态翻到0状态，Q0端输出负跃变，FF1则由0翻转到1状态，FF2保持0状态不变。Q3Q2Q1Q0=0010。当连续输入计数脉冲CP时，根据上述计数规律，只要低位触发器由1状态翻转到0状态，相邻高位触发器的状态便改变。4位二进制加法计数器的工作波形输入的计数脉冲每经一级触发器，其周期增加一倍，即频率降低一半。所以，图11-27所示计数器又是一个16分频器。2同步二进制计数器 异步计数器中各触发器之间是串行进位的，它的进位(或借位)信号是逐级传递的，因而使计数速度受到限制，工作频率不能太高。同步计数器中各触发器同时受到时