数字电子钟逻辑电路设计

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1、 数字电路课程设计报告设计课题：数字电子钟逻辑电路设计 班 级：电子科学与技术 姓 名：AAA 同 组：BBB 学 号：111400XXX 指导老师：CCC设计时间：2016年12月26日28日 学 院：物理与信息工程学院摘要：数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。诸如按时自动打铃，时间程序自动控制，定时启闭路灯，定时开关烘箱，通断动力设备，甚至各种定时电气的的自动启用等。这些都是以数字时钟作为时钟源的。 数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序

2、电路。目前，数字钟的功能越来越强，并且有多种专门的大规模集成电路可供选择。 经过了数字电路设计这门课程的系统学习，特别经过了关于组合逻辑电路与时序逻辑电路部分的学习，我们已经具备了设计小规模集成电路的能力，借由本次设计的机会，充分将所学的知识运用到实际中去。数字电子钟是一种用数字显示秒、分、时、日的计时装置，与传统的机械钟相比，它具有走时准确、显示直观、无机械传动装置等优点，因而得到了广泛的应用：小到人们日常生活中的电子手表，大到车站、码头、机场等公共场所的大型数显电子钟。数字电子钟的电路组成方框图如图3.3.1所示。 图3.3.1 数字电子钟框图由图3.3.1可见，数字电子钟由以下几部分组成

3、：石英晶体振荡器和分频器组成的秒脉冲发生器；校时电路；六十进制秒、分计数器及24 进制(或12 进制)计时计数器；以及秒、分、时的译码显示部分等。目录一、前言：11.设计目的：12.指标要求：13.设计说明与思路提示：14.设计内容：3二、总体方案设计：41.方案比较：42. 方案论证:53.方案选择:5三、 单元模块设计：61. 各单元模块功能介绍及电路设计：62. 电路参数的计算及元器件的选择：103.特殊器件的介绍：104.各单元模块的联接：13四、系统调试：14五、设计总结：151. 设计的小结：152.设计收获体会：163. 对设计的进一步完善提出意见或建议：17参考文献：17附：1

4、73一、前言：1.设计目的：用中小规模集成电路设计一台能显示日、时、分秒的数字电子钟。2.指标要求：1由晶振电路产生1Hz 标准秒信号。2秒、分为0059六十进制计数器。3时为0023二十四进制计数器。4周显示从1日为七进制计数器。5可手动校正：能分别进行秒、分、时、日的校正。只要将开关置于手动位置，可分别对秒，分、时、日进行手动脉冲输入调整或连续脉冲输入的校正。6整点报时。整点报时电路要求在每个整点前鸣叫五次低音(500Hz)，整点时再鸣叫一次高音(1000Hz)。3.设计说明与思路提示：根据设计任务和要求，对照数字电子钟的框图，可以分以下几部分进行模块化设计。1秒脉冲发生器秒脉冲发生器是数

5、字钟的核心部分，它的精度和稳定度决定了数字钟的质量，通常用晶体振荡器发出的脉冲经过整形、分频获得1Hz 的秒脉冲。如晶振为32768Hz，通过15 次二分频后可获得1Hz的脉冲输出，电路图如图3.3.2 所示。2计数译码显示秒、分、时、日分别为60、60、24 和7 进制状态表计数器。秒、分均为六十进制，即显示0059，它们的个位为十进制，十位为六进制。时为二十四进计数器，显示为0023，个位仍为十进制，而十位为三进制，但当十进位计到2，而个位计到4 时清零，就为二十四进制了。 图3.3.2 秒脉冲发生器 周为七进制数，按人们一般的概念一周的显示为星期“日、1、2、3、4、5、6”，所以我们设

6、计这七进制计数器，应根据译码显示器的状态表来进行，如表3.3.1 所示。 表3.3.1 状态表Q4Q3Q2Q1显示1000日000110010200113010040101501106按表3.3.1状态表不难设计出“日”计数器的电路(日用数字8 代)。所有计数器的译码显示均采用BCD七段译码器，显示器采用共阴或共阳的显示器。3校正电路在刚刚开机接通电源时，由于日、秒、分、时为任意值，所以，需进行调整。置开关在手动位置，分别对时、分、秒、日进行单独计数，计数脉冲由单次脉冲或连续脉冲输入。4整点报时电路当时计数器在每次计到整点前六秒时，需要报时，这可用译码电路来解决。即当分为59时，则秒在计数计到

7、54时，输出一延时高电平，直至秒计数器计到58时，结束这高电平脉冲去打开低音与门，使报时声按500Hz 频率鸣叫5声，而秒计到59时，则去驱动高音lKHz 频率输出而鸣叫1声。4.设计内容：（1）进行方案论证；（2）设计电路；（3）焊接，组装、调试硬件，测试结果；（5）撰写实验报告，要求有电路图、原理说明、电路所需元件清单、电路参数计算、元件选择、测试结果分析等。二、总体方案设计： 1.方案比较：1、方案一 如图，可知此方案的电路的校时开关中，电路存在开关抖动问题，使电路出现问题。 方案二如图 ，此方案加采用基本RS 触发器构成开关消除抖动电路。 2. 方案论证:虽然方案二具有更好的性能，能消

8、除抖动，由于时间和元器件的限制，方案一简单可行。3.方案选择:选择方案一。3、 单元模块设计：1. 各单元模块功能介绍及电路设计：1.1 秒脉冲发生器要想构成数字钟，首先应选择一个脉冲源能自动地产生稳定的标准时间脉冲信号。而脉冲源产生的脉冲信号的频率较高，因此，需要进行分频，使高频脉冲信号变成适合于计时的低频脉冲信号，即“秒脉冲信号”（频率为1HZ）。经过分频器输出的秒脉冲信号到计数器中进行计数。将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累计60秒发一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采用60进制计数器，每累计60分钟，发出一个“时脉冲”

9、信号，该信号将被送到“时计数器”。“时计数器”采用24进制计时器，可实现对一天24小时的累计。此时需要分别设计60进制，24进制计数器，各计数器输出信号经译码器到数字显示器，使“时”、“分”、“秒”得以数字显示出来。 值得注意的是：任何计时装置都有误差，因此应考虑校准时间电路。校时电路一般采用手动调整。 手动调整可利用手动的节拍调准显示时间。 CD4060由一振荡器和14级二进制串行计数器位组成，振荡器的结构可以是RC或晶振电路，CR为高电平时，计数器清零且振荡器使用无效。所有的计数器位均为主从触发器。在CP1(和CP0)的下降沿计数器以二进制进行计数。在时钟脉冲线上使用斯密特触发器对时钟上升

10、和下降时间无限制。 原理图：脉冲发生器是数字钟的核心部分，它的精度和稳定度决定了数字钟的质量，通常用晶体振荡器发出的脉冲经过整形、分频获得1Hz的秒脉冲。如晶振为32768 Hz，通过15次二分频后可获得1Hz的脉冲输出。1.2秒、分为0059六十进制计数器如图所示，0059中9可将A0与A2接出后与非，然后接到Rd上，就能实现9之后清零。又由于清零时产生几纳秒的脉冲，所以可以利用这个脉冲接到下一端的CLK，使之进位。0059中5可将A1与A2接出后与非，然后接到Rd上，就能实现5之后清零。同理运用清零脉冲实现进位。由于分与秒原理一样在此不再赘述。1.3 星期、日为七进制计数器和24进制计数周