毕业论文-基于VHDL的等精度频率计设计与实现

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1、毕业设计（论文）毕业设计（论文）基于基于 VHDLVHDL 的等精度频率计设计与实现的等精度频率计设计与实现Design and Realization of the Accurate Cymometer Based on VHDL长长 春春 工工 程程 学学 院院： 张兴宇 ： 电气与信息学院 ： 电子信息工程 ： 0443 ： 倪虹霞 ： 副教授 ： 2008 年 6 月 20 日 学生姓名所在院系所学专业所在班级指导教师教师职称完成时间长春工程学院毕业设计（论文）摘摘 要要基于传统测频原理的频率计的测量精度将随被测信号频率的下降而降低，在实用中有较大的局限性，本设计采用单片机AT89C5

2、1作为主要的控制单元，用来完成电路的信号测试控制、数据运算处理、键盘扫描和控制数码管显示等功能，待测信号经过LM358放大后又经过74HC14形成系统需要的矩形波，然后送入复杂可编程逻辑器件（CPLD），最后由可编程逻辑器件CPLD进行各种时序控制及计数测频功能，并用8位8段LED进行显示。关键词单片机 可编程逻辑器件 频率计长春工程学院毕业设计（论文）Abstract Based on the traditional principle of measuring the frequency of the frequency of measurement accuracy will be te

3、sted with the frequency and reduce the decline in the more practical limitations.SCM AT89C51 use this design as the main control unit, the signals used to complete the circuit test control, data processing, keyboard scanning and digital control of the show, and other functions, under test signal LM3

4、58 Larger then after a 74 HC14 system needs Rectangular waves, and then into the complex programmable logic devices (CPLD), programmable logic devices by the end CPLD various control and timing count frequency measurement functions, and with eight 8 of the LED display.Keywords： SCMC CPLD Cymometer长春

5、工程学院毕业设计（论文）I目 录1 引言.11.1 课题分析.11.2 等精度频率计在国内外发展概况.11.3 MAX+PLUS II 简介及 VHDL 语言简介.21.4 课题要求.42 等精度频率计的方案选择及原理分析.52.1 等精度频率计测频原理.52.2 系统原理框图.62.3 周期测量.62.4 脉冲宽度测量.72.5 周期脉冲信号占空比的测量.73 等精度频率计硬件设计.83.1 键盘控制模块.83.2 显示模块.83.3 主控模块.93.4 信号输入放大和整形模块.113.5 音频输出电路.123.6 CPLD 功能模块描述.134 等精度频率计软件设计方案.144.1 VHD

6、L 语言.144.2 VHDL 软件设计方案.154.3 所需 VHDL 文件及波形仿真结果.154.4 单片机的汇编语言编程.17长春工程学院毕业设计（论文）II5 电路系统调试.216 结论.22致 谢.24附录一：元器件清单.25附录二：程序清单.26附录三：原理图.36长春工程学院毕业设计（论文）11 引言1.1 课题分析在现代电子系统中,数字系统所占的比例越来越大。系统发展的趋势是数字化和集成化,CPLD 作为可编程 ASIC(专用集成电路)器件,它将在数字逻辑系统中发挥越来越重要的作用。而数字频率计是计算机、通讯设备、音频视频等科研生产领域不可缺少的测量仪器。数字频率计是数字电路中

7、的一个典型应用, 实际的硬件设计用到的器件较多, 连线比较复杂, 而且会产生较大的延时, 造成测量误差、可靠性差。随着可编程逻辑器件(CPLD) 的广泛应用, 以 EDA 工具为开发平台, 利用 VHDL(Very HighSpeed Integrated CircuitHardware Description Language, 超高速集成电路硬件描述语言) 工业标准硬件描述语言, 采用自顶向下( Top to Down) 和基于库( Library- based) 的设计, 设计者不但可以不必了解硬件结构设计, 而且将使系统大大简化, 提高整体的性能和可靠性。本课题正是利用 EDA 技术，

8、基于单片机和 CPLD 设计实现频率计，这使设计过程大大简化，缩短了开发周期，减小了电路系统的体积，同时也有利于保证频率计较高的精度和较好的可靠性,本设计具有结构简单,成本低廉，开发周期短的特点。1.2 等精度频率计在国内外发展概况目前发达国家在电子产品开发中 EDA 工具的利用率已达 50，而大部分的 ASIC 和CPLD 已采用 HDL (Hardware Description Language硬件描述语言)设计。传统的频率计通过普通的硬件电路组合来实现，其开发过程、调试过程繁锁，并且由于其体积大以及电子器件之间的互相干扰，影响了频率计的精度，在实际应用中局限性很大，已不适应电子设计的发

9、展要求。CPLD(Complex programmable LogicDevice,复杂可编程逻辑器件)是可编程逻辑器件, 它是在 PAL 等逻辑器件基础上发展起来的。同以往的 P A L 相比, C P L D 的规模比较大,适合于时序、组合等逻辑电路的应用。它具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及实时在检验等优点,因此,可广泛应用于产品的原理设计和产品生产之中。随着 EDA（电子设计自动化）技术和微电子技术的进步，CPLD 的时钟延迟可达到 ns级，结合其并行工作方式，在超高速、实时测控方而有非常广阔的应用前景：并且 CPLD 具有高集成度,高可靠

10、性，几乎可将整个设计系统下载于同一芯片中!实现所谓片上系统，从而大大缩小其体积,具有可编程型和实现方案容易改动的特点。CPLD 的逻辑功能模块包括 32长春工程学院毕业设计（论文）2位计数器，数据选择器和 D 触发器等逻辑块，各逻辑模块用硬件描述语言 VHDL 来描述其功能。然后通过 EDA 开发平台对设计文件自动地完成逻辑编译、逻辑化简、综合及优化、逻辑布局布线、逻辑仿真。最后对 CPLD 芯片进行编程,以实现系统的设计要求。所谓频率，就是周期性信号在单位时间(1s)内变化的次数。若在一定时间间隔 T 内测得这个周期性信号的重复变化次数为 N，则其频率可表示为。TNf/1、直接测频法：即在一

11、定闸门时间内测量被测信号的脉冲个数。此方法在低频段的相对测量误差较大。2、间接测量法：例如周期测频法(先测出信号的周期，再将其转换成频率)。这种方法仅适用于低频信号的测量。3、等精度测频法：测量一定闸门时间内标准信号与被测信号的脉冲个数，分别记为Nb、Nx，则被测信号频率为：。xxNNbFbF)/(1.3 Max+Plus II 简介及 VHDL 语言简介Max+plusII 是 Altera 公司推出的的第三代 PLD 开发系统(Altera 第四代 PLD 开发系统被称为：QuartusII，主要用于设计新器件和大规模 CPLD/FPGA).使用 Max+plusII 的设计者不需精通器件