第4章 QUARTUS_II使用方法

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1、EDA 技 术第4章QUARTUSII使用方法2本课程的目标18:01通过教学使学生了解QUARTUSII的特点，掌握在QUARTUSII软件平台上进行文本输入及仿真的基本方法，掌握设计项目的编译、模拟与仿真等常规操作技术。3主要内容18:01一、QUARTUSII概述二、QUARTUSII的基本操作步骤三、 QUARTUSII实例演示18:014一、QUARTUSII概述QUARTUSII是美国Altera公司提供的可用于可编程片上系统(SOPC)开发的综合开发环境,是进行SOPC设计的基础.集成环境包括以下内容:系统级设计,嵌入式软件开发,可编程逻辑器件(PLD)设计,综合,布局和布线,验

2、证和仿真.其应用方法与设计流程对于其他流行的EDA工具的使用具有一定的典型性和一般性。18:015二、 QUARTUSII的基本操作步骤双击Quartus II图标18:016Quartus II主界面18:017File菜单的一个实例18:018Quartus II主界面的一个实例9用户定制主界面 选择命令ToolsCustomize18:01在对话框中操作：10Quartus II设计流程18:01编写VHDL程序（使用Text Editor）编译VHDL程序（使用Compiler）仿真验证VHDL程序（使用WaveformEditor,Simulator）进行芯片的时序分析（使用Timi

3、ng Analyzer）安排芯片管脚位置（使用Floorplan Editor）下载程序至芯片（使用Programmer）18:0111三、 QUARTUSII实例演示18:0112开始一个新项目Project: 项目，工程，设计Quartus2只对项目进行编译，模拟，编程.而不对单独的文件，除非把该文件设置为项目18:01任何一项设计都是一个项目（Project）,都必须为此项目建立一个放置与此项目相关文件的文件夹，如果各个设计都不加整理地放在默认的目录下，势必造成文件管理的混乱。此文件夹中不仅包括设计输入的源文件（.vhd），还包括编译过程中产生的一系列文件。此文件夹被默认为工作库（Wor

4、k library）1318:0114注意事项对于一个设计，创建一个单独的目录，该目录的路径从根目录开始都必须是英文名称，任何一级目录都不能出现中文字样，且不能包含空格，否则在读文件时会发生错误；将设计的源文件（.vhd）放在对应的目录底下，编译等过程中产生的文件也就自动放在该目录下了。15指定新项目的工作目录及名称在对话框中操作：（4）点击 Next 选择命令File | New Project Wizard（1）指定工作目录（2）指定项目名称（3）本项目顶层Entity 名称建议顶层文件名与顶层 Entity 同名；建议顶层文件名与项目名称相同。18:0118:0116将本项目所需文件包含

5、进来的窗口18:0117为本项目指定目标器件（ 1） 选 择 器 件 系 列（ 2） 选 择 Auto或具体器件（ 3） 点 击 Next18:0118指定所需的第三方EDA工具点击 Finish 或 Next18:0119设计的VHDL描述18:0120文本编辑器窗口出现Open选择适当的目录选择一个后缀为.vhd 的文件New选择 VHDL File鼠标左键点击 OK进入文本编辑器在 Quartus的主界面中选择菜单项 File选择 New 或 Open18:0121文本编辑器窗口文件名后缀：VHDL：.vhd；Verilog： .v；AHDL:.tdf。22在文本编辑器中利用VHDL模板

6、18:01选择Edit | Insert Template| VHDL（或点击鼠标右键 ）（ 1） 选 择 VHDL（ 2） 选 择 所 需 的 VHDL 模板18:0123插入Entity模板后的文本编辑器窗口将带双下划线的虚拟标识符替换为用户自己的标识符18:01244 位加法器的VHDL代码- 第 1 行- 第 2 行- operator + is overwrited in the packageLIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.ALL;ENTITY Adder4 ISGENERIC

7、 ( width : integer := 4 );- 定义一个类属参数 width，其默认值为 4PORT ( a, b: IN std_logic_vector ( width - 1 DOWNTO 0 );cin:IN std_logic;cout: OUT std_logic;Sum: OUT std_logic_vector ( width - 1 DOWNTO 0 );END Adder4;18:014 位加法器的VHDL代码（续）ARCHITECTURE behav OF Adder4 ISSIGNAL temp: std_logic_vector ( width DOWNTO

8、0 );BEGINtemp = ( 0 & a ) + b + cin;cout = temp (width);sum = temp ( width - 1 DOWNTO 0 );END behav;- 第 20 行- 第 21 行25综合和编译18:0127编译前的准备工作Quartus II 只对项目进行编译 方法1：先借助于New Project Wizard创建一个新项目，再创建设计输入文件（已介绍）。 方法2：先建立设计输入文件，再将其设置为顶层文件，进一步确定其为项目。选择命令ProjectSet as Top-Level Entity，（1）选择 Create Project（2

9、）点击 OK18:0128进入编译器选择命令ProcessingCompiler Tool ，打开编译器窗口：编译器包含5个主模块，可以连续运行5个模块，也可以单独运行某模块。编译器的 5 个主模块18:01分析和综合（Analysis & Synthesis）模块：把原始描述转化为逻辑电路，映射到所选定的可编程器件。装配（Fitter）模块：将前一步确定的逻辑元件在目标芯片上布局、布线；组装（Assembler）模块：形成编程文件；时序分析（Timing Analyzer）模块;产生EDA工具网表（EDA Netlist Writer）模块：目的是与其他EDA工具相衔接。2930编译结果的报